为了石英晶体振荡器的设计和工程成功,设计工程师必须首先了解石英晶振.晶体作为振荡器电路中的最高Q分量,对电路的影响最大.因此,正确指定晶体对于设计良好的振荡器至关重要.这个迷你引物将涵盖石英晶体中一些最容易被误解的参数.图1显示了晶体谐振器的等效电路.

水晶符号

图1:晶体符号及其单模1端口晶体谐振器等效电路

在图1中,C1,L1和R1构成了石英晶体谐振器的运动臂.C0是分流电容,它主要由晶体的电极加上支架的边条组成.并联电容C0是等效电路中唯一的物理值.这个参数实际上可以用一个简单的电容计来测量.另一方面,动臂组件(C1,L1和R1)是等效的,因此不是真实的.请注意,这种等效仅用于基本响应,可以为每个泛音和杂散增加额外的运动臂.

图1的晶体等效电路的阻抗方程是

在哪里

等式(1.1)是复阻抗,但是我们的兴趣将是它的虚部,或者它的电抗.图2描述了这一点.

图2:石英晶体电抗对频率的曲线图

图2中有四个关键事实.

首先,fs是运动电容C1抵消运动电感L1的频率.第二,fs被称为晶振的"串联谐振",表示为

第三,反谐振点或并联谐振fa,是运动电感L1与C1和C0并联组合谐振的地方.第四,fa表达为

通过改变负载电容拉动频率

许多应用需要改变晶体的频率.一个例子是压控晶体振荡器(VCXO),其中需要将工作频率调谐到期望值或者在期望的电压范围内改变频率.随着与晶体串联的电容负载变化,晶体频率被拉高.频率随负载电容C1的变化用以下公式表示:

在哪里

fL=负载电容下的频率

fs=串联谐振频率

C1=晶体的运动电容

Co=晶体分流电容

注意,等式(1.4)被写成从串联谐振频率到负载谐振频率的增量.换句话说,分数频率从fs变为fL.

降低负载电容值将增加贴片晶振的频率.最终,fa的频率会达到,但在晶体振荡器中应该避免.这导致

(1.6)的结果是到极点的分数频率距离,即fa到fs.这就是所谓的零极点间距,它对晶体的总可拉性进行了限制.

典型牵引曲线(1.4)的图示:

负载电容,pF

图3:等式(1.4)的曲线图.典型压电晶体频率牵引曲线与负载电容的关系,其中运动电容C1=0.01pF,分流电容C0=5pF.与该晶体串联20pF时,频率比串联谐振频率高+200PPM.

等式(1.4)相对于CL的一阶导数得出

晶体制造商将晶体给定负载电容的等式(1.7)称为"微调灵敏度".图4是"微调灵敏度"的图示.

晶体微调灵敏度TS,PPM/pF

负载电容,pF

图4:等式(1.7)的曲线图.典型晶体微调灵敏度与负载电容的关系,其中运动电容C1=0.01pF,分流电容C0=5pF.

当氯含量为10pF时,TS=22.22PPM/pF.当CL=20pF时,TS=8PPM/pF.

微调灵敏度方程(1.7)为如何选择晶体的负载电容值提供了重要的见解.如果设计者的目标是制造一个固定频率振荡器,例如在微处理器应用中,那么他/她选择一个大的负载电容值,如18±22pF.如果设计者想要拉晶,他/她选择一个小的负载电容值,如9pF14pF.

水晶有很多反应！

所有石英晶体振荡器都有许多共振响应(见图5).第一个主要的反应叫做"基本".在它的右边,是第三泛音,然后是第五泛音,依此类推.只有奇怪的弦外之音.泛音响应不是基波的谐波.根据定义,谐波是低频的精确倍数.例如,第三泛音通常是基波的2.8到3.2倍.所以晶体没有谐波,只有泛音.

查看图5,注意晶体在某些频率点表现得像电阻,在其他频率区域表现得像电感或电容.

连接到晶体的电路拓扑决定了晶体的工作位置.换句话说,电路迫使晶体进入基波,并联,泛音或串联模式.参见下面的定义.

"负载电容":晶体的频率将根据与晶体串联的容抗而变化.因此,设计者必须指定将晶体校准到频率所需的电容值.典型值在932pF之间;最常见的是1820pF.负载电容有效地与晶体串联放置,而不是跨过晶体.

"平行晶体":在晶体电抗曲线的感应区域之一校准到所需频率的晶体.由于这是一个区域,设计者必须准确确定他/她需要晶体在该区域的哪个位置工作.该区域的精确点由负载电容值控制.

"串联晶体":在有源晶振电抗曲线的一个电阻点校准到所需频率的晶体.电阻点可以在基波或一个泛音响应上.不需要指定负载电容,因为它是一个工作点,而不是一个区域.

"基本晶体":在最低主共振响应下设计并校准到所需频率的晶体.基础晶体可以校准为"串联"或"并联".

"泛音晶体":在基频以外的主要响应下校准到所需频率的晶体.泛音晶体可以校准为"串联"或"并联".

"等效串联电阻":串联谐振时晶体的电阻就是运动电阻R1.在平行共振区域,其值增加到:

因此,等效电阻是晶体在平行共振区的电阻或损耗.

请注意,重要的是要理解,每个石英晶振都能够以基频或任何泛音模式工作,串联和并联谐振.这只是将晶体制造商的校准条件与周围电路施加到晶体端子的条件相匹配的问题.