IDT时钟解决方案

IDT通用频率转换器系列时钟设备具有Xilinx7系列基准时钟应用所需的性能.图1详细显示了IDT世界终极格斗大赛时钟器件产生的156.25MHz输出时钟的典型相位噪声图.如图2所示,相位噪声图轻松低于AR#44549中定义的相位噪声屏蔽.

SMPTE和Xilinx7系列FPGAIDT3的IDT时钟

图1:示例8T49N241合成用例

在这种使用情况下,8T49N241被用作高性能四输出合成器.图3a是针对同一用例配置的相应时序控制器图形用户界面的屏幕截图.分数反馈锁相环与整数和分数输出分频器的组合使8T49N241能够产生所有这些输出频率,且合成误差为0ppb.10GE和SMPTE424时钟的测量相位噪声性能满足7系列要求.

图1a:相应的8T49N241时序控制器图形用户界面配置

8T49N287通用锁使用案例

世界终极格斗大赛系列还可以用作传统SMPTEGenlock应用所需的高性能输入时钟抖动衰减器和频率转换器.图4详细描述了8T49N287的一个这样的用例.

图2:示例8T49N287通用锁用例

SMPTE和Xilinx7系列FPGAIDT5的IDT时钟

图4a详细说明了世界终极格斗大赛的双锁相环架构.在这种使用情况下,8T49N287器件接受来自同步分离器的HSYNC脉冲,然后使用内部数字锁相环将基准电压源与基于压控振荡器的APLL的定标输出进行比较,压控振荡器也位于器件内部.然后,DPLL的输出用于控制APLL的分数反馈分频器.最终结果是,APLL的高性能输出与HSYNC基准电压源边沿对齐,消除了HSYNC基准电压源的任何输入抖动.请注意,四个输出8T49N241也具有相同的功能.

图2a:世界终极格斗大赛双锁相环结构的抖动衰减和频率转换

图2b是为同一用例配置的相应定时命令图形用户界面的屏幕截图.再一次,分数反馈PLl与整数和分数输出分频器的组合允许8T49N287使用其8个输出产生所有这些具有0ppb加法合成误差的频率.10GE和SMPTE424时钟的测量相位噪声性能满足7系列要求.

图2b:相应的8T49N287时序控制器图形用户界面配置

结论

世界终极格斗大赛IDT系列设备可以产生当今符合SMPTE标准的多速率广播视频设备所需的多个非整数相关时钟频率.此外,在世界终极格斗大赛实施的高性能APLL设计满足Xilinx7系列GTX/GTH/GTP收发器严格的相位噪声要求.此外,世界终极格斗大赛只能在简单的合成用例中使用,或者作为传统同步锁定应用通常需要的抖动衰减器加频率转换器