CRYSTEK为VCXO指定石英晶体

CRYSTEK为VCXO指定石英晶体

CRYSTEK为一个VCXO指定一个石英晶体，压控晶体振荡器的一个流行应用是锁相环的形成。为这种应用设计VCXO需要一个“可拉的”石英晶体。

电压控制晶体振荡器（VCXO）输出频率的变化与输入控制电压的应用成正比。VCXO晶振最常见的用途之一是形成锁相环（PLL）来同步、平移（上或向下）和/或消除输入参考频率的抖动。VCXO的设计需要指定一个可拉晶体。

晶体参数：

VCXO最流行的使用是在PLL应用程序中，如图1所示。在VCXO中使用的石英晶体的电等效电路如图2所示。C1、l1和r1被称为晶体的运动参数，C0为分流电容。C0是真实的——它实际上可以用一个简单的电容计来测量。另一方面，运动臂的参数是等价的，并不容易测量。晶体被拉出或偏离的频率将取决于C0/C1的比值。

图2中的阻抗方程为：

方程1是复的，我们只对虚部感兴趣，它被称为晶体的电抗曲线，如图3所示。

在图3中，标记为fs的点是运动电容C1共振并抵消运动电感L1的地方。在fs处校准到期望频率的晶体称为串联晶体。在平行共振区域工作的晶体称为平行晶体。这里需要注意的是，一个系列和一个平行晶体之间没有区别，只有当它是由制造商校准的时候。

一个VCXO晶振电路将有效地将一个负载电容（CL）与晶体的端子串联起来。随着负载电容的变化，将通过改变平行共振区域的频率来响应。这是一个很棘手的问题，而且在许多论文中都被错误地陈述出来了。电容负载始终有效地与晶体串联，从不并联。换句话说，一个所谓的平行晶体并不意味着你将一个电容器与晶体平行放置，而是串联放置。

负载电容是指需要与平行晶体串联放置以使频率在校准容差范围内的电容。

如上所述，随着负载电容CL的变化，晶体的频率发生变化。事实上，它的变化如下：

方程2给出了从串联谐振点fs到特定负载电容CL的距离，单位为ppm。方程2的曲线图称为晶体的提拉曲线，如图4所示。从方程2可以看出，C1越大，从fs到特定CL频率的距离就越大（拉力越大）。因此，对于VCXO具有大的C1值是有利的。等式2还表明，CL和C0需要被指定为尽可能小，以最大化对晶体的拉动。事实证明，C1是C0的函数，并且C1不能在不增加C0的情况下增加。因此，一旦选择了CL值，您只需要将C0/C1的比率指定为某个最大值，即可完成拉拔规范要求。

方程2的一个更有用的形式是从一个负载电容到另一个电容的拉方程。该公式为：

VCXO压控晶体振荡器设计示例

一个38.88 MHz的VCXO将用于PLL应用程序，以同步到一个必须保持锁定至少10年的输入参考频率。工作温度环境将为-10
C到+70
C。已知输入参考值的总体精度为20 ppm。假设内部VCXO电路被设计为在控制电压（Vc）为中心时，标称负载电容为14pF（CLN），在低控制电压和高控制电压（CLL，CLH）下分别为8 pF和27pF（CLN）。为VCXO指定所有必要的晶体参数。

解决方案中心频率：38.88 MHz负载电容：14pF操作模式：（例如，“基本”或“第三泛音”）一个晶体有多种响应（见图5）。第一个主要的反应被称为基本的反应。下一个主要的反应是第三个泛音，然后是第五个泛音，以此类推；只有几率。晶体没有谐波，只有泛音。图2可以通过为每个泛音响应添加一个额外的运动臂来进行扩展。泛音臂的运动电容将等于：

其中，N为泛音数，c1为基线的运动电容。

例如，第三泛音运动电容等于基本响应的运动电容的九分之一。正因为如此，很难拉出泛音水晶。因此，可拉出的晶体是基本的。

电阻：由于晶体是一个无源组件，所以它的损耗必须由振荡器电路来克服。振荡器电路设计者或芯片制造商有责任规定晶体的最大损失，以保证在所有条件下都能可靠地启动。如果您的电路在fs或串联点操作晶体，那么r1的值就是损失。但是我们在这个例子中指定了一个平行晶体而不是串联晶体，因为我们已经指定了一个14 pF的负载电容。那么，如果不是r1，那么损失是什么呢？在平行共振区域，损失是CL和C0的函数，由：

其中，E.S.R代表等效串联电阻

E.S.R的最佳数量最大为50Ω

校准或公差：这是在+25℃下的晶体的频率精度。你做这个规格越紧，石英晶体的成本就越高。因为我们在跟踪一个输入参考，并且循环总是被锁定的，所以校准号不是关键的。最高值为25 ppm就足够了。

分流电容，C0：在现代晶体中，这个数字总是最大的7 pF。或者，它也可能与C0/C1的比率有关。

频率随温度的稳定性：晶体会随温度而变化，超过10℃的成本为30 ppm到+70℃

老化：晶体的频率会随时间的变化而变化。一个良好的规格是第一年的5 ppm，之后每年最多的2 ppm。

运动电容，C1：为了计算运动电容，我们首先需要计算出从晶体中需要多少拉动。要求的最小拉力为：

最小拉力要求的=（输入参考精度+从晶体获得的总误差）

其中，晶体=校准+稳定性+老化10年的总误差

= 25 + 30 + (5+18)

= ±78 ppm

因此，需要最小的拉力

= 20 +78 

= ±98 ppm

使用公式3并设置C0 = 7pF，计算C1的值

应在电路中测量驱动水平，以确保晶体没有被过度驱动。

这将从CLN =拉-98 ppm最小= 14 pF到CLL = 8 pF。相同的C1值必须将+最小值98ppm从CLN = 14 pF拉到CLH = 27 pF。使用C1 = 11 fF，我们得到了= -104.8 ppm从14 pF到8pF，+从100.1ppm从14 pF到27 pF。因此，C1 = 11 fF最小值和C0 = 7 pF最大值将满足所需的最小拉力。给你自己一些额外的保证金，并指定C1 = 15 fF的最低限度

水晶切割：（例如ATCut或BTCut）。晶体上的切割指的是晶体空白被切割的角度。切割角主要影响超过温度性能的稳定性。可拉晶体由AT-Cut石英制成。与AT-Cut晶体相比，BT-Cut晶体的频率和温度稳定性较差。这种额外的频率误差需要VCXO有更多的拉力，这使得BT-Cut不能作为一个可拉的晶体。因此，指定AT-Cut

包装或支架类型：许多水晶包装都可提供给设计师。一种方法是联系水晶制造商的规格，他们可以帮助选择正确的包装。对于可拉晶体尤其如此，由于C1值较大，它们需要在较大的封装中。对于这个例子，我们选择了一个UM-1软件包。

驱动水平：驱动水平是指晶体可以在不破裂或过度老化的情况下消耗多少均方根功率。振荡器电路设计者或芯片制造商应说明晶体在电路中看到的驱动水平。程序包越小，驱动器级别的规格化就会越低。对于UM-1封装，500 uW最大驱动水平规格是足够的。应在电路中测量驱动水平，以确保晶体没有被过度驱动。

还有其他的晶体规格，但以下是必要的规格需要：

频率： 38.88 MHz

模式：基本

负载帽： 14 pF

校准： 25 ppm

频率稳定性：30 ppm

分流电容：最大7 pF

运动电容：最小15 fF。或C0/C1（7 pF/15 fF）= 466 max

老化：第1年5 ppm，之后每年2 ppm

石英切割： AT-Cut

支架类型： UM-1

驱动水平：最大500 uW。

因此，在设计中指定一个右可拉晶体，一个VCXO将保证一个PLL同步、平移（向上或向下）和/或去抖动输入参考频率